v1.17.9 (1402)

Formation Continue - SE744 : Architectures Reconfigurables et Langages HDL

Domaine > Informatique.

Descriptif

Le thème principal de cette UE est la modélisation et la synthèse des systèmes de traitements numériques.
Une première partie du cours est consacrée à l'utilisation de langages informatiques (langages de description de matériel) dont la sémantique particulière permet, entre autres, de représenter les notions de temps et de parallélisme. La seconde partie du cours, consacrée à la technologie des circuits logiques reprogrammables, aborde simultanément les enjeux techniques et économiques de ces circuits ainsi qu'une initiation pratique à leur mise en oeuvre

Objectifs pédagogiques

Les principales compétences visées sont:
-Construire une architecture matérielle de traitement numérique au niveau transfert de registre (Maîtrise)
-Déterminer les conditions de fonctionnement d’une architecture synchrone dans un contexte d’horloges multiples (Savoir Faire)
-Vérifier le séquencement temporel d’une architecture matérielle (Savoir Faire)
-Décrire un système numérique à l’aide d’un langage de description de matériel (Maîtrise)
-Synthétiser un système de traitement numérique décrit au niveau transfert de registre (Maîtrise)
-Mettre en œuvre un simulateur numérique et développer les scénarios de test pour vérifier des modèles d’architecture matérielles à différents niveaux d’abstraction (Savoir-Faire)

nombre d'heure en présentiel

28

effectifs minimal / maximal

10/25

Diplôme(s) concerné(s)

Format des notes

Numérique sur 20

Pour les étudiants du diplôme Systèmes embarqués

Vos modalités d'acquisition :

La note finale est composée des résultats de 3 micro-projets, et d’un devoir sur table. Les poids respectifs de ces 4 notes sont déterminées par le temps consacré aux différentes parties pratiques et théoriques de l’UE.

L'UE est acquise si Note finale >= 10
  • Crédits ECTS acquis : 2.5 ECTS

Programme détaillé

Architectures des systèmes numériques, Architectures des FPGAs et outils (Leçons)
Architectures numériques, langages de description de matériel  HDL), la synthèse pour les FPGA.  (Leçons, TD, micro-projet 1 :  Modélisation et synthèse d’un filtre médian sur FPGA)
Architectures numériques : Modélisation des bus, communications par FIFO,  architectures à multi-domaines d’horloges (Leçons, micro-projet 2 : Modélisation et synthèse d’un module esclave respectant un protocole de bus normalisé.
Evolution des méthodes de conception sur FPGA, perspectives
Applications industrielles des FPGAs, études de cas et perspectives
Micro-projet 3 : Conception d’un gestionnaire de frame-buffer et d’un afficheur vidéo avec gestionnaire de bus et arbitre. Mise en œuvre et test sur maquette FPGA.
Contrôle de connaissance : quiz + petits exercices sur l’ensemble des bases théoriques de l’UE

Mots clés

Modélisation événementielle, HDL, SystemVerilog, simulation logique, synthèse logique, styles de codage, FPGA, accélération matérielle.
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